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　　重點(diǎn)：

• 工具通過了適合最新版本臺(tái)積電N5/N5P DRM和SPICE模型的認(rèn)證
• 啟用新思科技功耗優(yōu)化，支持移動(dòng)設(shè)備的超低功耗需求
• 設(shè)計(jì)實(shí)現(xiàn)與signoff的相關(guān)一致性，通過了針對(duì)時(shí)序與參數(shù)提取的認(rèn)證，縮短上市時(shí)間
• 合作還擴(kuò)展至臺(tái)積電的N6工藝技術(shù)認(rèn)證，支持早期客戶參與

　　新思科技（Synopsys, Inc.，納斯達(dá)克股票代碼：SNPS）近日宣布其數(shù)字與定制設(shè)計(jì)平臺(tái)的數(shù)十項(xiàng)創(chuàng)新功能已獲得高性能計(jì)算(HPC)和移動(dòng)芯片設(shè)計(jì)所必需的臺(tái)積電最先進(jìn)5nm工藝技術(shù)認(rèn)證。除了高性能計(jì)算和移動(dòng)芯片設(shè)計(jì)流程認(rèn)證外，新思科技設(shè)計(jì)工具還獲得臺(tái)積電業(yè)界領(lǐng)先的N5P和N6工藝技術(shù)認(rèn)證，為早期客戶設(shè)計(jì)工作提供支持。

　　臺(tái)積電設(shè)計(jì)基礎(chǔ)設(shè)施管理部門高級(jí)總監(jiān)Suk Lee表示：“我們與新思科技的密切合作確保了良好的設(shè)計(jì)流程，以幫助客戶應(yīng)對(duì)高性能計(jì)算和移動(dòng)設(shè)計(jì)日益復(fù)雜的要求，并實(shí)現(xiàn)5納米工藝的流片創(chuàng)新。作為臺(tái)積電生態(tài)系統(tǒng)的合作伙伴，新思科技繼續(xù)擴(kuò)大在臺(tái)積電最先進(jìn)5納米工藝上實(shí)現(xiàn)高性能計(jì)算和移動(dòng)設(shè)計(jì)解決方案的領(lǐng)先優(yōu)勢(shì)。”

　　在高性能計(jì)算和移動(dòng)設(shè)計(jì)流程中增強(qiáng)多種設(shè)計(jì)工具功能使設(shè)計(jì)人員能夠最大限度地利用臺(tái)積電5納米工藝在邏輯密度、性能和功耗方面超越上一代工藝節(jié)點(diǎn)的優(yōu)勢(shì)。從布局規(guī)劃和布局開始，Synopsys Design Compiler^® Graphical綜合和IC Compiler^™ II布局與布線創(chuàng)建了新功能，以處理新的5納米間距、鄰接和邊界單元插入所適用的布局規(guī)則。對(duì)于移動(dòng)設(shè)備的超低功耗需求，需要增加并使用越來越多的低漏電單元品種。因此，IC Compiler II也進(jìn)行了功能升級(jí)，以應(yīng)對(duì)低漏電單元布局合規(guī)化所增加的復(fù)雜性。作為高性能計(jì)算和移動(dòng)設(shè)計(jì)流程平臺(tái)認(rèn)證的一部分，新思科技StarRC^™和PrimeTime® signoff解決方案”的結(jié)果與設(shè)計(jì)實(shí)現(xiàn)的結(jié)果進(jìn)行了嚴(yán)格比較，以成功實(shí)現(xiàn)設(shè)計(jì)流程的相關(guān)一致性目標(biāo)，從而提高設(shè)計(jì)收斂性，縮短整體上市時(shí)間。

　　新思科技芯片設(shè)計(jì)事業(yè)部營銷戰(zhàn)略副總裁Michael Sanie表示：“高性能計(jì)算和移動(dòng)市場(chǎng)的快速創(chuàng)新，需要芯片團(tuán)隊(duì)更好利用5納米加工技術(shù)，支持客戶滿足他們的設(shè)計(jì)和上市時(shí)間要求。與臺(tái)積電的最新合作，可以更好地支持高性能計(jì)算和移動(dòng)芯片設(shè)計(jì)的客戶。我們將持續(xù)努力，為優(yōu)化性能、功耗和邏輯密度提供一流的解決方案，并幫助客戶按時(shí)上市�！�

　　合作包含新思科技設(shè)計(jì)平臺(tái)的關(guān)鍵產(chǎn)品和功能包括：

• IC Compiler II布局布線：全自動(dòng)、全色布線和提取支持，加上擴(kuò)展的過孔支柱自動(dòng)化。部署新一代布局和布局合規(guī)化技術(shù)，包括先進(jìn)引腳訪問模型，以支持強(qiáng)力地縮小單元占用空間，提高設(shè)計(jì)利用率。
• PrimeTime時(shí)序signoff：針對(duì)低電壓的先進(jìn)變異建模，和增強(qiáng)的ECO技術(shù)，支持新的物理設(shè)計(jì)規(guī)則。
• PrimePower功耗signoff：先進(jìn)的物理感知功耗模型，以精確分析超高密度標(biāo)準(zhǔn)單元設(shè)計(jì)的漏電效應(yīng)。
• StarRC提取signoff：處理5納米器件復(fù)雜性的高級(jí)建模，以及采用一種共用的技術(shù)文件，用于從綜合到布局布線到Signoff的寄生提取一致性。
• IC Validator物理signoff：原生開發(fā)的合格DRC、LVS和填充運(yùn)行集。DRC運(yùn)行集在臺(tái)積電發(fā)布設(shè)計(jì)規(guī)則的同時(shí)發(fā)布。
• HSPICE^®、CustomSim^™和FineSim^®仿真解決方案：精確的FinFET器件建模，具有蒙特卡羅功能支持，以及模擬、邏輯、高頻和SRAM設(shè)計(jì)的電路仿真。
• CustomSim可靠性分析：符合5納米電遷移規(guī)則的考慮自熱效應(yīng)的動(dòng)態(tài)晶體管級(jí)IR/EM分析。
• Custom Compiler^™定制設(shè)計(jì)：支持新的5納米設(shè)計(jì)規(guī)則、著色流程、多晶軌道區(qū)和新的MEOL連接要求。
• NanoTime定制設(shè)計(jì)時(shí)序signoff：5納米器件的運(yùn)行時(shí)間優(yōu)化，F(xiàn)inFET堆的POCV分析，以及針對(duì)定制邏輯和嵌入式SRAM的增強(qiáng)信號(hào)完整性分析。
• ESP-CV定制設(shè)計(jì)功能驗(yàn)證：用于SRAM、宏和庫單元設(shè)計(jì)的晶體管級(jí)符號(hào)等價(jià)性檢查。