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　　重點：

• 工具通過了適合最新版本臺積電N5/N5P DRM和SPICE模型的認證
• 啟用新思科技功耗優(yōu)化，支持移動設備的超低功耗需求
• 設計實現與signoff的相關一致性，通過了針對時序與參數提取的認證，縮短上市時間
• 合作還擴展至臺積電的N6工藝技術認證，支持早期客戶參與

　　新思科技（Synopsys, Inc.，納斯達克股票代碼：SNPS）近日宣布其數字與定制設計平臺的數十項創(chuàng)新功能已獲得高性能計算(HPC)和移動芯片設計所必需的臺積電最先進5nm工藝技術認證。除了高性能計算和移動芯片設計流程認證外，新思科技設計工具還獲得臺積電業(yè)界領先的N5P和N6工藝技術認證，為早期客戶設計工作提供支持。

　　臺積電設計基礎設施管理部門高級總監(jiān)Suk Lee表示：“我們與新思科技的密切合作確保了良好的設計流程，以幫助客戶應對高性能計算和移動設計日益復雜的要求，并實現5納米工藝的流片創(chuàng)新。作為臺積電生態(tài)系統(tǒng)的合作伙伴，新思科技繼續(xù)擴大在臺積電最先進5納米工藝上實現高性能計算和移動設計解決方案的領先優(yōu)勢�！�

　　在高性能計算和移動設計流程中增強多種設計工具功能使設計人員能夠最大限度地利用臺積電5納米工藝在邏輯密度、性能和功耗方面超越上一代工藝節(jié)點的優(yōu)勢。從布局規(guī)劃和布局開始，Synopsys Design Compiler^® Graphical綜合和IC Compiler^™ II布局與布線創(chuàng)建了新功能，以處理新的5納米間距、鄰接和邊界單元插入所適用的布局規(guī)則。對于移動設備的超低功耗需求，需要增加并使用越來越多的低漏電單元品種。因此，IC Compiler II也進行了功能升級，以應對低漏電單元布局合規(guī)化所增加的復雜性。作為高性能計算和移動設計流程平臺認證的一部分，新思科技StarRC^™和PrimeTime® signoff解決方案”的結果與設計實現的結果進行了嚴格比較，以成功實現設計流程的相關一致性目標，從而提高設計收斂性，縮短整體上市時間。

　　新思科技芯片設計事業(yè)部營銷戰(zhàn)略副總裁Michael Sanie表示：“高性能計算和移動市場的快速創(chuàng)新，需要芯片團隊更好利用5納米加工技術，支持客戶滿足他們的設計和上市時間要求。與臺積電的最新合作，可以更好地支持高性能計算和移動芯片設計的客戶。我們將持續(xù)努力，為優(yōu)化性能、功耗和邏輯密度提供一流的解決方案，并幫助客戶按時上市。”

　　合作包含新思科技設計平臺的關鍵產品和功能包括：

• IC Compiler II布局布線：全自動、全色布線和提取支持，加上擴展的過孔支柱自動化。部署新一代布局和布局合規(guī)化技術，包括先進引腳訪問模型，以支持強力地縮小單元占用空間，提高設計利用率。
• PrimeTime時序signoff：針對低電壓的先進變異建模，和增強的ECO技術，支持新的物理設計規(guī)則。
• PrimePower功耗signoff：先進的物理感知功耗模型，以精確分析超高密度標準單元設計的漏電效應。
• StarRC提取signoff：處理5納米器件復雜性的高級建模，以及采用一種共用的技術文件，用于從綜合到布局布線到Signoff的寄生提取一致性。
• IC Validator物理signoff：原生開發(fā)的合格DRC、LVS和填充運行集。DRC運行集在臺積電發(fā)布設計規(guī)則的同時發(fā)布。
• HSPICE^®、CustomSim^™和FineSim^®仿真解決方案：精確的FinFET器件建模，具有蒙特卡羅功能支持，以及模擬、邏輯、高頻和SRAM設計的電路仿真。
• CustomSim可靠性分析：符合5納米電遷移規(guī)則的考慮自熱效應的動態(tài)晶體管級IR/EM分析。
• Custom Compiler^™定制設計：支持新的5納米設計規(guī)則、著色流程、多晶軌道區(qū)和新的MEOL連接要求。
• NanoTime定制設計時序signoff：5納米器件的運行時間優(yōu)化，FinFET堆的POCV分析，以及針對定制邏輯和嵌入式SRAM的增強信號完整性分析。
• ESP-CV定制設計功能驗證：用于SRAM、宏和庫單元設計的晶體管級符號等價性檢查。